マスター・コンフィグレーション・レジスタ1��0x0000��
こ�16BitレジスタのすべてのBitは、リード／ライト可能で、�ストによって完�に維持されます�MRマスター・リセ�後にクリアされ� RTRESET Bitによるリセ�の影響を受けません�
| ビッ� | 名称 | R/W | 初期値 | 説� | |||
| 15 | TXINHA | R/W | 0 |
バスA送信禁止 こ�ビット�、「TXINHA」�力ピンと論理和を取ります。このレジスタ・ビットと対応するTXINHAピンはRTに全体的に影響します� こ�禁止は、バスAのすべての送信を無効にします� |
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| 14 | TXINHB | R/W | 0 |
バスB送信禁止 こ�ビット�、「TXINHB」�力ピンと論理和を取ります。このレジスタ・ビットと対応するTXINHBピンはRTに全体的に影響します� こ�禁止は、バスBのすべての送信を無効にします� |
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| 13 | BCSTRT | R/W | 0 |
BC開� BCENAレジスタ・ビットが1のとき、このビットを1にセ�するホスト書き込みはBCの動作を開始します� 1を書き込むと、このビット�0に自己リセ�されます。このビット�常�0を読み戻します� |
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| 12 | BCENA |
BC有効 こ�ビットが0の場合、BC動作�無効です� BCENAビットが1のとき、BCは有効ですが、BCSTRT Bit13がセ�されるまでBC動作�開始されません� BC動作中にこ�ビットが0になると、メ�ージの完�またずに直ちにBC動作が終�ます� |
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| 11-10 | MAPSEL1:0 | R/W | 0 |
マップ�アドレス・ポインタ��MAP��選� ホス�SPIは、多くのSPIレジスタまた�RAMアクセスのハ�ドウェアメモリアドレスポインタに依存して�す� こ�2ビット�フィールド�、SPIトランザクションに対してどのMAPがアク�ブであるかを示します� |
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| Bit 11-10 |
アク�� マッ� |
MAPレジスタ アドレス |
有効SPI opコー� |
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| 0-0 | MAP1 | 0x000B | 0xD8 | ||||
| 0-1 | MAP2 | 0x000C | 0xD9 | ||||
| 1-0 | MAP3 | 0x000D | 0xDA | ||||
| 1-1 | MAP4 | 0x000E | 0xDB | ||||
| 9 | Reserved | 未使用、読み出し時常� 0 | |||||
| 8 | MTENA |
MT有効 こ�ビットが0の場合、MT動作�無効です�MTENAビットが1のとき、MTは有効になります� 受信機が、MTコンフィグレーション・レジスタのBit6:5によって選択された「開始レコード」基準を満たすMIL-STD-1553活動を最初に�ードするときに動作が開始されます� MTENAビットが0になった時にMT動作中であれば、既に実行中のメ�ージの完�にMT動作が停止します�MTENAビットが1のときにMTが�開します� |
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| 7 | Reserved | 未使用、読み出し時常� 0 | |||||
| 6 | RTENA | R/W | 0 |
RT有効 こ�ビットが0のとき、RT動作�無効になります� こ�ビットが1のとき、RTは有効ですが、動作�RTSTEXレジスタ・ビット�状態によって制御されます� |
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| 5 | Reserved | 未使用、読み出し時常� 0 | |||||
| 4 | RTSTEX | R/W | 0 |
RT実行開� レジスタBit6�1のとき、このビットをセ�するとRTの動作が開始されます� 一旦実行後�、このビットをリセ��また�RTENAレジスタビット）すると、すぐにRT動作が停止します� |
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| 3 | BSDTXO | R/W | 0 |
バス・シャ�ダウン送信のみ こ�ビット�、RTが有効な場合にのみ適用されます� (a) RTINHAビットまた�RTINHBビットが「Remote Terminal Configuration Register (0x0017)」に設定されて�。また� (b) RTが、MC4また�MC21の有効な「バス・シャ�ダウン」モード�コード�コマンドを受信したときに�1553バス禁止の動作を決定しま� |
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| 2 | INTSEL | R/W | 0 |
IRQ出力タイプ�選� こ�ビットが0のとき、有効にされた割り込みイベントが発生すると、IRQ�割り込み要求）�力�1μsの�パルスを生成します� こ�ビットが1のとき、IRQ出力�IRQをHigh状態にするためのホスト動作を�とする連続的なLowレベル出力で構�されます� レベル割り込みが有効にされると、�スト�ACKIRQ入力ピンを少なくと�250nsアサートしてIRQをネゲートします� |
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| 1 | IMTA | R/W | 0 |
MT活動表示 こ�ビットが0の場合、ACTIVEス��タス出力�MT動作にアサートされません�監視されたメ�ージに別の�ターミナルが含まれて�場合�除く� こ�ビットが1の場合、有効にされたMT活動�、他���イスの活動と論理和を取りACTIVEス��タスを判定します；監視されたメ�ージが別の �ターミナルを含むか否かにかかわらず、MT活動中にACTIVE出力がアサートされる� |
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| 0 | Reserved | 未使用、読み出し時常� 0 | |||||